Turinys:

UART dizainas VHDL: 5 žingsniai
UART dizainas VHDL: 5 žingsniai

Video: UART dizainas VHDL: 5 žingsniai

Video: UART dizainas VHDL: 5 žingsniai
Video: FPGA design flow #digitaldesign #technology #systemverilog #coding 2024, Lapkritis
Anonim
UART dizainas VHDL
UART dizainas VHDL

UART reiškia universalų asinchroninį imtuvą. Tai yra populiariausias ir paprasčiausias nuoseklaus ryšio protokolas. Šioje instrukcijoje sužinosite, kaip suprojektuoti UART modulį VHDL.

1 žingsnis: Kas yra UART?

Norėdami bendrauti su įvairiais išoriniais įrenginiais, procesoriai ar valdikliai paprastai naudoja UART ryšį. Tai paprastas ir greitas serijinis ryšys. Kadangi UART yra minimalus reikalavimas beveik visuose procesoriuose, jie paprastai yra sukurti kaip minkšti IP branduoliai VHDL arba „Verilog“, kad būtų galima pakartotinai naudoti ir lengviau integruoti.

2 žingsnis: specifikacijos

Žemiau pateikiamos suprojektuoto UART specifikacijos:

* Standartiniai UART signalai.

* Konfigūruojama duomenų perdavimo sparta nuo 600 iki 11500.

* Mėginių ėmimas = 8x @imtuvas

* FPGA patikrintas dizainas - ant „Xilinx Artix 7“plokštės.

* Išbandyta naudojant UART periferinius įrenginius, Hiperterminalas sėkmingai - visi baudos greičiai

3 žingsnis: dizaino metodas

  1. Mes sukursime 3 modulius, kuriuos vėliau integruosime, kad užbaigtume UART.

    • Siųstuvo modulis: rūpinasi serijiniu duomenų perdavimu
    • Imtuvo modulis: rūpinasi serijinių duomenų priėmimu
    • „Baud generator“modulis: rūpinasi baudos laikrodžio generavimu.
  2. „Baud“generatoriaus modulis yra dinamiškai konfigūruojamas. Jis sukuria du baudos laikrodžius iš pagrindinio laikrodžio pagal norimą greitį. Vienas skirtas siųstuvui, kitas - imtuvui.
  3. Imtuvo modulis naudoja 8 kartų atrankos dažnį, kad sumažintų priėmimo klaidos tikimybę, ty imtuvo perdavimo laikrodis yra 8 kartų siųstuvo baudos laikrodis.
  4. Valdykite signalus, skirtus valdyti perdavimą ir priėmimą, taip pat pertraukimo signalą.
  5. Standartinė UART serijinė sąsaja be pariteto bitų, vieno sustojimo ir pradžios bito, 8 duomenų bitai.
  6. Lygiagreti sąsaja, skirta bendrauti su pagrindiniu kompiuteriu, ty procesoriumi ar valdikliu, kuris tiekia ir gauna lygiagrečius duomenis į UART ir iš jos.

4 žingsnis: modeliavimo rezultatai

Modeliavimo rezultatai
Modeliavimo rezultatai

5 veiksmas: pridedami failai

* UART siųstuvo modulio -vhd failas

* UART imtuvo modulis - vhd failas

* Baud generatoriaus modulis - vhd failas

* UART modulis - pagrindinis viršutinis modulis, integruojantis aukščiau pateiktus modulius - vhd failas

* Visa „UART IP Core“dokumentacija - pdf

Jei turite klausimų, nedvejodami susisiekite su manimi:

Mitu Raj

sekite mane:

Jei turite klausimų, susisiekite: [email protected]

Rekomenduojamas:

Paprasto keturių krypčių asociatyvaus talpyklos valdiklio VHDL dizainas: 4 žingsniai

Paprasto keturių krypčių asociatyvaus talpyklos valdiklio VHDL dizainas: 4 žingsniai

Paprasto keturių krypčių rinkinio asociatyvaus talpyklos valdiklio dizainas VHDL: Ankstesniame nurodyme pamatėme, kaip sukurti paprastą tiesioginį žemėlapio talpyklos valdiklį. Šį kartą žengiame žingsnį į priekį. Mes sukursime paprastą keturių krypčių asociatyvaus talpyklos valdiklį. Privalumas? Mažesnis praleidimo procentas, bet už perfo kainą

VHDL programuojamo pertraukimo valdiklio dizainas: 4 žingsniai

VHDL programuojamo pertraukimo valdiklio dizainas: 4 žingsniai

VHDL programuojamo pertraukimo valdiklio dizainas: esu priblokštas tokio pobūdžio atsakymų, kuriuos gaunu šiame tinklaraštyje. Ačiū vaikinai, kad lankotės mano tinklaraštyje ir paskatinote mane pasidalinti su jumis savo žiniomis. Šį kartą pristatysiu dar vieno įdomaus modulio, kurį matome visuose SOC, dizainą - „Interrupt C

Paprasto talpyklos valdiklio VHDL dizainas: 4 žingsniai

Paprasto talpyklos valdiklio VHDL dizainas: 4 žingsniai

Paprasto talpyklos valdiklio VHDL dizainas: Rašau šį nurodymą, nes man buvo šiek tiek sunku gauti tam tikrą nuorodinį VHDL kodą, kad išmokčiau ir pradėčiau kurti talpyklos valdiklį. Taigi aš pats nuo pat pradžių sukūriau talpyklos valdiklį ir sėkmingai išbandžiau jį FPGA. Turiu p

„I2C Master“dizainas VHDL: 5 žingsniai

„I2C Master“dizainas VHDL: 5 žingsniai

„I2C Master“dizainas VHDL: Šioje instrukcijoje aptariamas paprasto I2C meistro kūrimas VHDL. PASTABA: spustelėkite visą vaizdą, kad pamatytumėte visą vaizdą

Paprasto VGA valdiklio dizainas VHDL ir „Verilog“: 5 žingsniai

Paprasto VGA valdiklio dizainas VHDL ir „Verilog“: 5 žingsniai

Paprasto VGA valdiklio dizainas VHDL ir „Verilog“: Šioje instrukcijoje mes suprojektuosime paprastą VGA valdiklį RTL. VGA valdiklis yra skaitmeninė grandinė, skirta VGA ekranams valdyti. Jis nuskaitomas iš kadrų buferio (VGA atmintis), rodančio rodomą kadrą, ir sukuria reikiamą