Turinys:

Kordinis algoritmas naudojant VHDL: 4 žingsniai
Kordinis algoritmas naudojant VHDL: 4 žingsniai

Video: Kordinis algoritmas naudojant VHDL: 4 žingsniai

Video: Kordinis algoritmas naudojant VHDL: 4 žingsniai
Video: Хотите знать, как устроен Биткоин (и другие криптовалюты)? 2024, Liepa
Anonim

Stebėkite daugiau autoriaus:

Sinchroninio FIFO, LIFO/kamino projektavimas „Verilog“
Sinchroninio FIFO, LIFO/kamino projektavimas „Verilog“
Sinchroninio FIFO, LIFO/kamino projektavimas „Verilog“
Sinchroninio FIFO, LIFO/kamino projektavimas „Verilog“
Vaizdo sąsaja su FPGA naudojant VGA
Vaizdo sąsaja su FPGA naudojant VGA
Vaizdo sąsaja su FPGA naudojant VGA
Vaizdo sąsaja su FPGA naudojant VGA
Sinchronizatoriai, laikrodžio domeno kirtimas, laikrodžių generatoriai, briaunų detektoriai ir dar daugiau - esminiai sukimo grandinės
Sinchronizatoriai, laikrodžio domeno kirtimas, laikrodžių generatoriai, briaunų detektoriai ir dar daugiau - esminiai sukimo grandinės
Sinchronizatoriai, laikrodžio domeno kirtimas, laikrodžių generatoriai, briaunų detektoriai ir dar daugiau - esminiai sukimo grandinės
Sinchronizatoriai, laikrodžio domeno kirtimas, laikrodžių generatoriai, briaunų detektoriai ir dar daugiau - esminiai sukimo grandinės

Apie: Mitu Raj - tiesiog hobis ir besimokantis - mikroschemų dizaineris - programinės įrangos kūrėjas - fizikos ir matematikos entuziastas Plačiau apie „AmCoder“»

## Tai yra labiausiai spustelėta, populiariausia „Google“nuoroda, skirta CORDIC ALGORITHM VHDL diegimui, kad būtų sukurta sinusinė ir kosinusinė banga. daugelį metų. „CORDIC“yra toks algoritmas, kuris yra ne kas kita, kaip poslinkio ir pridėjimo logikos rinkinys, naudojamas įvairioms funkcijoms, įskaitant tam tikras trigonometrines, hiperbolines, linijines ir logaritmines funkcijas, apskaičiuoti. Tai algoritmas, naudojamas skaičiuotuvuose ir pan. Taigi, tiesiog naudodami paprastus perjungiklius ir priedus, mes galime suprojektuoti aparatūrą, kurios sudėtingumas yra mažesnis, tačiau DSP galia naudojant kordinį algoritmą. Taigi jis gali būti suprojektuotas kaip plikas RTL dizainas VHDL arba „Verilog“, nenaudojant jokių specialių slankiojo kablelio vienetų ar sudėtingų matematinių IP.

1 žingsnis: VHDL ir „Modelsim“

Čia kordinis algoritmas įgyvendinamas naudojant VHDL, kad būtų sukurtos sinusinės ir kosminės bangos. Jis gali labai tiksliai išvesti įvesties kampo sinusus ir kosinusus. Kodą galima sintezuoti naudojant FPGA. Modelisim naudojamas modeliuoti dizainą ir bandymų stendą.

2 žingsnis: dizaino ir bandymo suolo VHDL kodas

VHDL dizainas ir bandymo stendas
VHDL dizainas ir bandymo stendas

Dvejetainio mastelio keitimo technika naudojama slankiojo kablelio skaičiams pavaizduoti.

Prieš koduodami, eikite per pridėtus dokumentus.

Eiti per simuliaciją cordic_v4.vhd - dizainas - įvestis yra 32 bitų kampas + ženklo bitas; jis gali apdoroti bet kokį kampą nuo 0 iki +/- 360 laipsnių, kai įvesties tikslumas yra 0,000000000233 laipsnių. Pateikiant įvestį -> MSB yra ženklo bitas, o likusieji 32 bitai -tai dydis. tikslumu 0,00001526. Atminkite, kad išvestis rodoma 2 komplimento formoje, jei atitinkama sinuso ar cos vertė yra neigiama. Imituoti testb.vhd - dizaino bandymo stendas (1) Įvesties kampai ir traukimo atstatymas = '0'. Po dviejų modeliavimo žingsnių traukite iš naujo į „1“ir „paleiskite viską“. (2) Modeliavimo lange nustatykite sin ir cos signalų spindulį kaip dešimtainį ir formatą> Analoginis (automatinis). (3) Sumažinkite, kad pamatytumėte bangos formą tinkamai.

3 veiksmas: pridedami failai

(1) cordic_v4.vhd - dizainas. (2) testb.vhd - dizaino bandymo stendas.

(3) Dokumentas, kaip priversti įvesti kampo įvestis ir konvertuoti dvejetainius rezultatus.

Atnaujinimas: šie failai yra nesaugūs ir daugiau nepateikiami. NAUDOKITĖS Failai iš kito žingsnio

4 žingsnis: „Mini -Cordic IP Core“- 16 bitų

Pirmiau minėto įgyvendinimo apribojimas yra lėtas, mažesnis laikrodžio veikimo dažnis, nes skaičiavimai atliekami per vieną laikrodžio ciklą. „Mini-Cordic IP Core“- 16 bitų

- Kritiniai keliai, paskirstyti keliems ciklams, siekiant pagerinti našumą.- Greitesnis- FPGA įrodyta konstrukcija, susintetinta iki 100 Mhz laikrodžio.- Daugiau srities, optimizuota naudojant HDL, mažesnė aparatinė įranga.- Pridėti apkrovos ir atliktos būsenos signalai.- Vienintelis trūkumas yra mažesnė skiriamoji geba, palyginti su ankstesnis. Bandymų stendas:

visiškai automatizuotas nuo 0 iki 360 laipsnių kampo įvestis

Pridedami failai: 1) mini kordinis pagrindinis vhdl failas2) mini laidinis bandymų stendas3) „Mini Cordic IP Core“vadovas4) Dokumentas, kaip priversti kampus ir konvertuoti rezultatus

Jei turite klausimų, nedvejodami susisiekite su manimi:

Mitu Raj

sekite mane:

paštu: [email protected]

### Iš viso atsisiųsta: 325 iki 2021-05-01 ###

### Kodas paskutinį kartą redaguotas: 2020-07-07 ###

Rekomenduojamas: